告诉我们输入信号、输出动作与速度要求，先获得一份可检查的硬件方案。
从图形符号连线生成代码，或直接编写受校验的 Verilog，在 FPGA16 上验证。
点击输出端点，再点击输入端点连线。滚轮缩放，拖拽空白处平移；选择符号上的 D 编号可更换管脚。
支持 A–D、1'b0 / 1'b1、~、&、^、| 和括号。保存后会生成受校验的 Verilog；同一通用块的所有实例同步更新。
代码模式支持单比特 assign、wire、初始化 reg 与 12 MHz 时钟触发的 always。使用 ~、&、^、| 和括号；顶层模块为 top，接口为 clk12、D0–D13。完整语言支持将分阶段开放。
查看模块的接口、参数与当前可用状态。按需求组合经过校验的逻辑单元。